ise中是不是必須添加約束文件才能查看電路的頻率？VIVADO的XDC怎么實現(xiàn)LOC約束？延遲。其中，只有那些從FPGA引腳進入和/或輸出的純組合邏輯路徑不經(jīng)過任何順序元素，才可以使用set max延

ise中是不是必須添加約束文件才能查看電路的頻率？

VIVADO的XDC怎么實現(xiàn)LOC約束？

延遲。其中，只有那些從FPGA引腳進入和/或輸出的純組合邏輯路徑不經(jīng)過任何順序元素，才可以使用set max延遲/set min延遲約束，其余的I/O必須設(shè)置定時路徑輸入延遲/設(shè)置輸出延遲。如果FPGA I/O沒有限制，vivado將默認時間要求是無限的。不僅在綜合和實現(xiàn)中不考慮I/O時序，而且在時序分析中也不報告這些無約束路徑。本文接下來的幾章將重點介紹

首先，比較外部芯片的電氣特性，確定電平連接方式，并且FPGA的引腳約束能夠滿足外部芯片的電氣要求。其次，F(xiàn)PGA設(shè)計滿足外部器件的時序要求，包括兩部分，一部分是功能實現(xiàn)，另一部分是時序約束。基本功能可以通過編寫代碼和檢查外部芯片的時序要求來實現(xiàn)，以滿足設(shè)置/保持的要求。對于SPI時序，CLK、Di和do的時序要求非常簡單，很容易滿足（如果實現(xiàn)不了，就看時序圖設(shè)計電路，或者在網(wǎng)上下載一個成熟的電路看清楚）。定時約束是通過編寫SDC和其他文件來實現(xiàn)的。你只需要周期約束來滿足它。在設(shè)計過程中確定是否需要偏置和MITI循環(huán)等約束條件。最后，其他要求，如抖動，需要依賴于FPGA器件的性能。這不需要設(shè)計，只需看看FPGA數(shù)據(jù)表。